Optimer
Co-optimering for effekt, ydeevne, areal, omkostninger og pålidelighed på tværs af silicium, pakke, interposer og PCB

En integreret IC-emballageløsning, der dækker alt fra planlægning og prototyping til signering af forskellige integrationsteknologier som FCBGA, FOWLP, 2.5/3DIC og andre. Vores 3D IC-emballageløsninger hjælper dig med at overvinde begrænsningerne ved monolitisk skalering.
Halvlederindustrien har gjort store fremskridt inden for ASIC-teknologi i løbet af de sidste 40 år, hvilket fører til bedre ydeevne. Men da Moores lov nærmer sig sine grænser, bliver skaleringsenheder sværere. Krympningsenheder tager nu længere tid, koster mere og giver udfordringer inden for teknologi, design, analyse og fremstilling. Således går ind i 3D IC.
3D IC er et nyt designparadigme drevet af det faldende afkast af IC-teknologiskalering, AKA Moore's Law.
Alternativer inkluderer opdeling af et System-on-Chip (SOC) i mindre underfunktioner eller komponenter kendt som „chipletter“ eller „hard IP“ og brugen af flere dyser til at overvinde de begrænsninger, der pålægges af størrelsen af en retikel.
Opnået ved at bringe hukommelseskomponenter tættere på behandlingsenhederne, hvilket reducerer afstanden og ventetiden ved adgang til data. Komponenter kan også stables lodret, hvilket giver mulighed for kortere fysiske afstande mellem dem.
Der er flere fordele ved heterogen integration, herunder evnen til at blande forskellige proces- og teknologinoder, samt evnen til at udnytte 2,5D/3D-monteringsplatforme.
Vores 3D IC-designløsninger understøtter arkitektonisk planlægning/analyse, fysisk designplanlægning/verifikation, elektrisk og pålidelighedsanalyse og test/diagnostisk support gennem fremstillingsoverdragelse.

Et komplet system til heterogen systemplanlægning, der tilbyder fleksibel logikredigering til problemfri tilslutning fra planlægning til det endelige system LVS. Floorplanlægningsfunktionalitet understøtter skalering af komplekse heterogene designs.

Opnå hurtigere designcyklustider og vej til tapeout med designrutbarhed og PPA-lukning under placeringsoptimering. Optimering i hierarkiet sikrer lukning af timing på øverste niveau. Optimerede designspecifikationer leverer bedre PPA, certificeret til TSMC avancerede noder.

En enkelt platform understøtter avanceret SIP-, chiplet-, siliciuminterposer-, organisk- og glassubstratdesign, hvilket reducerer designtiden med en avanceret IP-genbrugsmetode. Overholdelseskontrol i design for SI/PI og procesregler eliminerer analyse- og signoff-iterationer.

Denne løsning verificerer pakkesamlingens netliste mod en „gylden“ referencenetliste for at sikre funktionel korrekthed. Det bruger en automatiseret arbejdsgang med formel verifikation, der kontrollerer alle sammenkoblinger mellem halvlederenheder på få minutter, hvilket sikrer høj nøjagtighed og effektivitet.


Termisk løsning, der dækker transistor til systemniveau og skalerer fra tidlig planlægning til systemsignering, til detaljeret termisk analyse på stansniveau med nøjagtige pakke- og grænsebetingelser. Reducer omkostningerne ved at minimere behovet for testchips og hjælpe med at identificere problemer med systemets pålidelighed.
.png?auto=format,compress&fit=crop&crop=faces,edges&w=640&h=360&q=60)
eCAD-specifik biblioteks- og designdatastyring. Sikrer WIP-datasikkerhed og sporbarhed med komponentvalg, biblioteksdistribution og modelgenbrug. Problemfri PLM-integration til produktlivscyklusstyring, produktionskoordinering, anmodninger om nye dele og administration af aktiver.

Håndter flere die/chipletter gennem test på stansniveau og stakniveau, der understøtter IEEE-standarder som 1838, 1687 og 1149.1. Det giver fuld adgang til matrice-in-package, wafer-testvalidering og udvider 2D DFT til 2,5D/3D ved hjælp af Tessent Streaming Scan Network til problemfri integration.

Eliminer tid brugt på at udvikle og vedligeholde brugerdefinerede busfunktionelle modeller (BFM'er) eller verifikationskomponenter. Avery Verification IP (VIP) gør det muligt for System- og System-on-Chip (SoC) teams at opnå dramatiske forbedringer af verifikationsproduktiviteten.

Solido Intelligent Custom IC-platformen, drevet af proprietær AI-aktiveret teknologi, tilbyder førende kredsløbsverifikationsløsninger designet til at tackle 3D IC-udfordringer, opfylde strenge krav til signal, strøm og termisk integritet og fremskynde udviklingen.

Sørg for sammenkoblingspålidelighed og ESD-modstandsdygtighed med omfattende punkt-til-punkt-modstandsmålinger (P2P) og strømtæthedsmålinger (CD) på tværs af matricen, interposeren og pakken. Redegøre for forskelle i procesnoder og ESD-metodologi med robust sammenkobling mellem beskyttelsesanordninger.
En chiplet er designet med den forståelse, at den vil blive forbundet med andre chipletter i en pakke. Nærhed og kortere sammenkoblingsafstand betyder mindre energiforbrug, men det betyder også at koordinere et større antal variabler som energieffektivitet, båndbredde, areal, latenstid og tonehøjde.
Co-optimering for effekt, ydeevne, areal, omkostninger og pålidelighed på tværs af silicium, pakke, interposer og PCB
Giv designingeniører adgang til teknologier, der reducerer afhængigheden af eksperter
Skalerbarhed til at administrere og kommunikere heterogene data på tværs af teams i hele virksomheden og opretholde digital kontinuitet
Eliminer iterationer gennem tidlig indsigt i downstream-ydeevne og proceseffekter gennem kontinuerlig verifikation
Forståelse af 3D IC-teknologi: Afsløring af fremtiden for integrerede kredsløb
PRESSEMEDDELELSE: Siemens automatiserer 2.5D og 3D IC-design-for-test med den nye Tessent Multi die-løsning Slip 3D IC-design
produktivitet a>Nå ud med spørgsmål eller kommentarer. Vi er her for at hjælpe!