Návrh a ověření DDRx

HyperLynx provádí integrovanou analýzu integrity signálu a časování pro rozhraní Double Data Rate (DDR), ověřuje kvalitu signálu, zkosení a požadavky na načasování. Automatizovaná extrakce rozvržení, 3D EM modelování a pokročilé simulační techniky podporují analýzu s ohledem na energii a aplikace DDR5.

Zdroje HyperLynx

Analýza rozhraní DDR

Rozhraní DDR obsahují více skupin signálů, z nichž každá má jedinečné požadavky na kvalitu signálu. Mají také relativní časovací vztahy mezi skupinami signálů, které je třeba uspokojit. Všechny signály ve všech skupinách je třeba analyzovat, aby bylo zajištěno, že návrh bude fungovat tak, jak bylo zamýšleno. Na tomto obrázku je více než 64 signálů, včetně hodin, příkazu/adresy, dat, datového stroboskopu a stavu. Problém s kvalitou signálu nebo časováním u jakéhokoli jediného signálu má potenciál způsobit, že celé rozhraní bude nefunkční.

Naštěstí jsou rozhraní DDR spojena se specifikacemi JEDEC, které dokumentují požadavky na rozhraní - ale pouze pro stranu rozhraní DRAM. JEDEC nespecifikuje požadavky na I/O signál řadiče ani časování, takže různé řadiče budou mít jedinečné chování, které je třeba vzít v úvahu během analýzy. Řadiče mohou například provádět deskewing na bázi rozhraní, bajtu, nibble nebo jednotlivých bitů - nebo vůbec ne.

Zajištění fungování rozhraní vyžaduje zajištění toho, aby byly splněny požadavky na kvalitu signálu a načasování pro všechny signály a meziskupinové vztahy, včetně chování specifického pro řadič. To vyžaduje simulaci všech signálů a následného zpracování dat průběhů, aby bylo možné extrahovat měření očí a propojit letové časy pro použití při výpočtech časování. Provedení této analýzy pro kompletní rozhraní DDR je obtížné, protože jsou zapojeny desítky signálů. V ideálním případě by tato analýza měla být plně automatizovaná, vzhledem ke složitosti a počtu použitých kroků analýzy.

DDR design and verification analyzing DDR4 and DDR5 interfaces calculating JEDEC specs shown as a screen shot from HyperLynx.

Automatizované ověření po rozložení celého rozhraní

Computer interface with graphs, charts, and data visualizations on multiple screens

HyperLynx plně automatizuje ověření DDR po rozvržení s plným rozhraním kombinací automatizované extrakce topologie rozvržení s pokročilou simulací založenou na protokolu DDR, komplexním následným zpracováním průběhů a generováním zpráv.

Ověření HyperLynx DDR nabízí více úrovní přesnosti modelování rozvržení, což vám umožňuje zapnout/vypnout různé fyzikální jevy a zjistit jejich individuální vliv na celkový výkon systému. Automatizované analytické toky jsou plně integrovány s aplikací HyperLynx Advanced Solvers a poskytují přesné modelování neideálních návratových cest, sdílení zpětného proudu a dopadů simultánního spínacího šumu (SSN). Nejlepší ze všeho je, že modelování rozvržení je plně automatizované - stačí specifikovat signály zájmu, kritéria pro považování signálů jako agresorů - a HyperLynx udělá zbytek.

HyperLynx DDR ověření po rozvržení provádí analýzu specifickou pro protokol na základě vybrané technologie DRAM a charakteristik řadiče a vytváří podrobnou zprávu HTML, která vám řekne, co prošlo, co selhalo a kolik.

Analýza návrhu před rozvržením

HyperLynx DDR pre-layout PCB design analysis showing proposed layout and analysis for a subset of trace signals.

Jakmile je definována vhodná strategie směrování, vazby mohou být zachyceny graficky a automaticky zařazeny do rozvržení.

Jak se rychlosti DDR zvyšují, napětí a časovací rozpětí nadále klesají, takže je nutné důkladně prozkoumat návrhový prostor pomocí simulace před zahájením rozvržení. Většina metodik analýzy DDR se zaměřuje téměř výhradně na analýzu před rozvržením, kde je analyzována hrstka signálů, které představují, jak bude fungovat celé rozhraní.

Během analýzy před rozvržením je kriticky důležité modelovat návrh, protože bude skutečně postaven namísto idealistické reprezentace, kterou nelze prakticky navrhnout nebo vyrobit. HyperLynx je úzce integrován se softwarem Z-Zero Z-Planner (TM), aby bylo zajištěno, že vlastnosti stohování a trasování návrhu představují fyzickou realitu, kterou lze realizovat u konkrétního výrobce.

Analýza před rozvržením je interaktivní proces, kdy návrháři vytvářejí navrhovanou topologii rozvržení, provádějí analýzu, kontrolují výsledky a iterují. Je důležité, aby proces analýzy hlásil napětí a časové rozpětí návrhu, protože budou skutečně měřeny v kontextu systému. Analýza předběžného rozvržení HyperLynx je řízena z editoru schémat LineSim, který umožňuje návrhářům prozkoumat účinky pořadí pokládky, zakončení, vrstev pokládky prostřednictvím geometrií a délky/geometrie/roztečí trasy na výkon jejich návrhu.

Jednotná analýza před rozvržením a po rozvržení

Analýza před rozvržením definuje sadu pokynů pro rozvržení, které by měly umožnit systému správně fungovat, pokud byl průzkum před rozvržením komplexní a pravidla rozvržení byla zcela dodržena. Ověření po rozvržení analyzuje chování návrhu tak, jak byl ve skutečnosti navržen, a zachycuje případy, kdy pokyny nebyly správně dodržovány nebo jednoduše nebyly dostatečně komplexní.

Obě formy analýzy jsou důležité. Průzkum před rozvržením pomáhá optimalizovat úsilí o rozvržení a vyhnout se nadměrnému přepracování. Ověření po rozvržení pomáhá zajistit, aby byl návrh připraven k ověření prototypu a neobsahuje problémy, které by způsobily selhání v laboratoři, kde ladění, aktualizace a přepracování jsou časově náročné a nákladné.

Průzkum před rozvržením stanoví očekávání, jak bude návrh fungovat, a jaké budou provozní marže. Ověření po rozvržení musí provádět stejný analytický proces a vykazovat výsledky stejným způsobem jako průzkum před rozvržením, takže tyto dvě sady výsledků lze snadno porovnat. V ideálním případě by měl být proces analýzy plně automatizován kvůli složitosti a počtu kroků v procesu. To je přesně to, co dělá analýza HyperLynx DDR - použijte stejný tok automatizované analýzy, který hlásí stejné výsledky ve stejném formátu - takže všechny problémy, které vznikly během rozvržení, lze rychle izolovat a vyřešit.

HyperLynx Pre-layout analysis software image showing optimization and verification of signals.

Komplexní hlášení výsledků simulace

Software interface with graphs, charts, and data tables displaying financial or analytical information

Analýza HyperLynx DDR vytváří komplexní zprávu, která uvádí analyzované signály a ukazuje, co prošlo, co selhalo a kolik.

Výsledky jsou prezentovány v hypertextovém formátu HTML uspořádaném podle karet, které zahrnují čtení dat, zápis dat, adresu/příkaz, diferenciální signály, zkosení DQ/DQS a grafy očního diagramu. Samostatná karta souhrnu převede celkový přehled do hlavní tabulky výsledků. Každá karta zprávy zobrazuje požadované a naměřené hodnoty pro parametry JEDEC a parametry specifické pro regulátor, spolu s hypertextovými odkazy, které uživatelům umožňují zobrazit podrobnosti měření v interaktivním prohlížeči průběhů. Výsledky jsou filtrovatelné a tříditelné, což umožňuje návrhářům rychle určit minimální/maximální hodnoty a izolovat problémové oblasti.

Samostatný, interaktivní prohlížeč očních diagramů představuje hlavní výsledky ze zprávy v tabulkové podobě, což umožňuje návrhům vykreslit oční diagram výběrem řádku signálu v tabulce. Tabulka je filtrovatelná a tříděná, podobně jako zpráva HTML. Lze zobrazit příslušnou oční masku specifickou pro protokol, která zobrazuje napětí a časovací okraje signálu.

Pokročilá analýza DDR s ohledem na protokol

Analýza DDR s plným rozhraním je komplexní proces specifický pro protokol a zařízení. Přesný analytický proces, měření průběhů a výpočet časování se liší v závislosti na použité technologii DRAM a regulátoru. HyperLynx rozumí požadavkům na protokol pro technologie DDR-2,3,4,5 a LPDDR-2,3,4,5, včetně vyrovnávací paměti DDR5. HyperLynx používá kombinaci modelů časování a možností nastavení průvodce analýzou k určení schopností řadiče a způsobu konfigurace analýzy. Funkce Controller specifikované v průvodci analýzou zahrnují časování adres 1T/2T, vyrovnání čtení a zápisu, nastavení dynamického ukončení, možnosti deskewing DQ/DQS a další.

S rostoucí rychlostí přenosu dat se interakce mezi signály a sítí Power Delivery Network (PDN) stávají důležitějšími a mohou spotřebovat významnou část dostupné provozní marže návrhu. Modelování těchto efektů vyžaduje přesný simulační model pro kombinovanou síť dodávek signálu/energie. Analýza HyperLynx DDR je bezproblémově integrována s hybridním řešičem HyperLynx Advanced Solvers pro generování těchto simulačních modelů. Pomocí analýzy Power-Aware lze selektivně zahrnout nebo vyloučit účinky neideálních návratových cest signálu, sdílení proudu zpětné dráhy a simultánního spínacího šumu z analýzy, což umožňuje kvantifikovat velikost jejich dopadu na provozní marže.

Paměť DDR5 představuje zcela novou kapitolu v modelování a simulaci DDR díky začlenění vyrovnávacích obvodů do přijímačů zařízení. To vyžaduje novou generaci simulačních modelů DDR5 (IBIS-AMI) a simulačních technik. DDR5 navíc nařizuje výpočet okrajů očí při pravděpodobnostech 1e-16, což není možné u konvenčních simulačních technik DDR. HyperLynx plně podporuje simulační modely DDR5 IBIS-AMI s nejnovějšími funkcemi a podporuje více simulačních metod, které poskytují různé kompromisy mezi rychlostí a přesností simulace. HyperLynx také umožňuje použití modelů IBIS-AMI s jednokoncovými analogovými ovladači, které mají různé impedance vzestupu/pádu a rychlosti hran - něco, co není nativně součástí samotné specifikace IBIS-AMI.

HyperLynx DDR4 and DDR5 screen shot showing protocol analysis and timing calculations for a DRAM chipset.

Pokročilá analýza DDR5 HyperLynx podporuje simultánní modelování asymetrie vzestupu/pádu a výpočet výsledků až do 1e-16, splňující nejpřísnější požadavky specifikace DDR5.

Návrh a ověření DDRx