Mnoho vývojových týmů a zákazníků očekává sledování procesoru jako minimální funkci SoC, takže jejich vývojáři softwaru mohou zachytit záznam provedených pokynů, které lze použít k rekonstrukci přesné sekvence provádění jejich programu. V roce 2018 komunita RISC-V vytvořila specifikaci Efficient Trace (E-Trace), která by zajistila kompatibilitu napříč ekosystémem RISC-V, který zahrnoval efektivní schéma kódování vhodné pro procesory v 21. století. Efektivní schéma kódování umožňuje vývojářům sledovat velké množství dat po delší časové období, což vývojářům umožňuje porozumět chování programu, a to i v nejsložitějších vícejádrových systémech. Tessent Embedded Analytics nabízí špičkové řešení RISC-V E-Trace.

Zapojení společnosti Siemens do RISC-V sahá až do roku 2016 a do prvních dnů založení RISC-V Foundation (nyní RISC-V International); původně jsme byli zapojeni jako UltraSOC, nyní jako Siemens EDA. UltraSOC a Siemens aktivně a rozsáhle přispěly k rozvoji ekosystému RISC-V, včetně klíčových technických příspěvků ke standardu RISC-V Efficient Trace (E-TRACE). Naše angažovanost pokračuje i dnes prostřednictvím SIG pro sledování ladění a sledování výkonu RISC-V.

RISC-V byl původně navržen pro podporu výzkumu a vzdělávání počítačové architektury. Sada instrukcí byla zahájena v květnu 2010 na Kalifornské univerzitě v Berkeley v open-source formátu.

Vzhledem k jeho open-source povaze mohli vývojáři přistupovat a upravovat architekturu procesoru bez licenčních poplatků nebo omezení. Společnosti využily příležitosti k inovacím se specializovanými hardwarovými komponenty pro nově vznikající aplikace v době, kdy poptávka exponenciálně rostla, vedle bezpečnostních obav a řízení spotřeby. Schopnost SoC založených na RISC-V zpracovávat data a výpočty ve velkém měřítku byla obzvláště atraktivní pro společnosti pracující v oblasti AI, ukládání dat, 5G, automobilového průmyslu a bezpečnosti. Jiné společnosti se dívají na RISC-V jako na řešení pro levné vestavěné systémy, jako jsou zařízení Edge IoT, senzory a akční členy.

Modulární povaha architektury instrukčních sad RISC-V (ISA) umožňuje návrhářům čipů přizpůsobit svá zařízení pro různé trhy a aplikace výběrem skupin instrukcí (rozšíření ISA). Jedna ze skupin rozšíření ISA umožňuje návrhářům SoC a jejich zákazníkům přidávat vlastní pokyny pro urychlení jejich aplikace, obvykle pro urychlení kritických operací nebo hustoty kódu. Vlastní pokyny RISC-V poskytují další vynález a diferenciaci pro společnosti na mnoha vysoce konkurenčních trzích. Tato flexibilita představuje určité problémy s ověřováním a ověřováním, aby bylo zajištěno, že přizpůsobení nejen funguje, ale také nic jiného neporuší.

Specifikace Efficient RISC-V Trace obsahuje následující povinné funkce:

• Sledování instrukcí
• Rozhraní Hart na kodér
• Režim trasování adresy Delta
• Efektivní formát paketů

Mezi volitelné funkce (rozšíření ISA) patří:

• Odchod do důchodu s více instrukcemi
• Sledování dat
• Režim implicitní výjimky
• Sekvenční odvozený režim skoku
• Implicitní režim návratu
• Režim predikce větve
• Přeskočit režim mezipaměti cíle
• Režim plné adresy
• Komprese založená na znaku
• Komprese trasování dat XOR
• Diferenciální komprese trasování dat
• Filtrování
• Časová razítka

Tessent Enhanced Trace Encoder od společnosti Siemens EDA obsahuje všechny povinné a volitelné funkce. Zahrnuje také:

• Přesné sledování cyklu