Pracujte efektivněji, vyvíjejte složitější testy a pracujte na složitějších topologiích, jako jsou vícecestná řešení s více vazbami. Získejte maximální produktivitu a flexibilitu při ověřování návrhů na úrovni bloku, subsystému a systému na čipu (SoC).

Naše komplexní ověřovací řešení obsahuje pokročilé prostředí Universal Verification Methodology (UVM), které zahrnuje omezené generování náhodného provozu, robustní řízení paketů, odkazů a fyzické vrstvy a injekce chyb, kontroly protokolů a pokrytí, funkční pokrytí, funkce podobné analyzátoru protokolů pro ladění a metriky analýzy výkonu.

Sady testů shody Avery (CTS) nabízejí efektivní jádro prostřednictvím testů na úrovni čipu, včetně testů používaných v dílnách shody, jakož i rozšířených testů vyvinutých společností Avery k pokrytí specifikačních funkcí.

Podívejte se na webinář