Catapult vyrábí kvalitní RTL pro ASIC/FPGA z C++/SystemC za polovinu času ručního kódování. Design Space Exploration, následná integrace syntézy RTL a odhad/optimalizace výkonu umožňuje lepší návrhy. Kontrola návrhu, pokrytí kódu a formální snižují náklady na ověření RTL až o 80%.
C++ nebo SystemC je volba, která dává týmům flexibilitu při rozhodování o tom, jaká je nejúčinnější metodika pro jejich návrhový úkol. Ať už se jedná o vynikající rychlost simulace a ověřování sekvenčního C ++ s datovými typy AC (hlslibs.org), nebo explicitní simulační modelování s SystemC a MatchLib (pomocí typů AC), Catapult vás pokryje.
S Catapult Flow ladění RTL doslova zmizí. Model C je ověřen ve svém prostředí a odtud je vytvořen RTL korektní podle konstrukce. To dramaticky snižuje úsilí o ověření.
Knihovna školení Catapult High-Level Synthesis (HLS) na vyžádání obsahuje sadu výukových cest s moduly, které inženýrům seznámí s HLS a ověřováním na vysoké úrovni.
Skupina, která bude diskutovat o jemnějších bodech návrhu a ověřování pomocí nástrojů Siemens EDA HLS a HLV. Připojte se k diskusi o nových tématech, funkcích, obsahu a technických expertech.
Volná a otevřená sada knihovek implementovaných ve standardním C++ pro bitově přesný návrh hardwaru a softwaru. Je to otevřená komunita pro výměnu znalostí a IP pro HLS, kterou lze použít k urychlení výzkumu i designu.
Blog pokrývající metodiky a techniky návrhu a ověřování syntézy na vysoké úrovni (HLS) nové generace.
Získejte přístup k podrobné dokumentaci, vydáním, zdrojům a dalším.
Pomáháme vám dosáhnout maximálního obchodního dopadu řešením složitých technologických a podnikových výzev s jedinečnou kombinací zkušeností s vývojem a designem a odborných znalostí metodologie.
