DDRx дизайн и проверка

DDR интерфейсите съдържат множество групи сигнали, всяка с уникални изисквания за качество на сигнала. Те също имат относителни времеви отношения между сигналните групи, които трябва да бъдат удовлетворени. Всички сигнали във всички групи трябва да бъдат анализирани, за да се гарантира, че дизайнът ще работи по предназначение. На изображението, показано тук, има над 64 сигнала, включително часовник, команда/адрес, данни, строб на данни и състояние. Проблемът с качеството на сигнала или времето с всеки един сигнал има потенциала да направи целия интерфейс неработещ.

За щастие DDR интерфейсите са свързани със спецификациите на JEDEC, които документират изискванията за интерфейса - но само за DRAM страната на интерфейса. JEDEC не посочва входно-изходния сигнал на контролера или изисквания за времето, така че различните контролери ще имат уникално поведение, което трябва да се вземе предвид по време на анализа. Например контролерите могат да извършват дескрининг на интерфейс, байт, грицка или индивидуална битова основа - или изобщо не.

Гарантирането, че интерфейсът ще работи, изисква да се гарантира, че изискванията за качество на сигнала и времето са изпълнени за всички сигнали и междугрупови взаимоотношения, включително специфично за контролера поведение. Това изисква симулиране на всички сигнали и данни за последваща обработка на формата на вълната, за да се извлекат очни измервания и взаимно свързване на полетните времена за използване по време на изчисленията на времето. Извършването на този анализ за пълен DDR интерфейс е трудно, тъй като има десетки сигнали. В идеалния случай този анализ трябва да бъде напълно автоматизиран поради сложността и броя на включените стъпки за анализ.

След като бъде дефинирана подходяща стратегия за маршрутизиране, ограниченията могат да бъдат заснети графично и автоматично да бъдат въведени в оформлението.

Анализът на предварително оформление определя набор от насоки за оформление, които трябва да позволят на системата да работи правилно, ако проучването преди оформлението е било изчерпателно и правилата за оформление са били напълно спазени. Проверката след оформлението анализира поведението на дизайна, както всъщност е бил изложен, улавяйки случаи, когато насоките не са били спазени правилно или просто не са били достатъчно изчерпателни.

И двете форми на анализ са важни. Предварителното проучване помага да се оптимизират усилията за оформлението и да се избегне прекомерна Проверката след оформлението помага да се гарантира, че дизайнът е готов за проверка на прототипа и не съдържа проблеми, които ще го накарат да се провали в лабораторията, където отстраняването на грешки, актуализирането и префабрикуването са отнемащи време и скъпи.

Проучването на предварително оформление установява очакванията за това как ще работи дизайнът и какви ще бъдат оперативните маржове. Проверката след оформлението трябва да извърши същия аналитичен процес и да докладва резултатите по същия начин като проучването преди оформлението, така че двата набора от резултати могат лесно да бъдат сравнени. В идеалния случай процесът на анализ трябва да бъде напълно автоматизиран, поради сложността и броя на стъпките в процеса. Точно това прави анализът на HyperLynx DDR - използвайте същия автоматизиран поток от анализ, който отчита същите резултати в същия формат - така че всички проблеми, възникнали по време на оформлението, могат бързо да бъдат изолирани и разрешени.

DDR анализът с пълен интерфейс е сложен процес, специфичен за протокола и устройството. Точният аналитичен процес, измерванията на формата на вълната и изчисляването на времето се различават в зависимост от използваната DRAM технология и контролер. HyperLynx разбира протоколните изисквания за технологиите DDR-2,3,4,5 и LPDDR-2,3,4,5, включително буферирани (регистрирани) DDR5 памет. HyperLynx използва комбинация от модели за синхронизация и опции за настройка на съветника за анализ, за да установи възможностите на контролера и как да конфигурира анализа. Възможностите на контролера, посочени чрез съветника за анализ, включват време на адреса 1T/2T, изравняване на четене и запис, настройка на динамично прекратяване, възможности за оформяне на DQ/DQS и др.

С увеличаването на скоростта на предаване на данни взаимодействията между сигналите и мрежата за доставка на енергия (PDN) стават все по-важни и могат да изразходват значителна част от наличния оперативен марж на дизайна. Моделирането на тези ефекти изисква точен симулационен модел за комбинираната мрежа за доставка на сигнал/захранване. HyperLynx DDR анализът е безпроблемно интегриран с хибридния решител HyperLynx Advanced Solvers за генериране на тези симулационни модели. С анализа на Power-Aware ефектите от неидеалните пътища за връщане на сигнала, споделянето на тока на връщащия път и едновременното превключване на шума могат да бъдат селективно включени или изключени от анализа, което позволява количествено определяне на големината на тяхното въздействие върху работните маржове.

DDR5 паметта представлява изцяло нова глава в моделирането и симулацията на DDR, поради включването на схеми за изравняване в приемниците на устройства. Това изисква ново поколение симулационни модели DDR5 (IBIS-AMI) и симулационни техники. Освен това DDR5 налага изчисляване на очните ръбове при вероятности 1e-16, което не е възможно с конвенционалните техники за симулация на DDR. HyperLynx напълно поддържа DDR5 IBIS-AMI симулационни модели с най-новите функции и поддържа множество методи за симулация, за да осигури различни компромиси между скоростта и точността на симулацията. HyperLynx също така позволява на моделите IBIS-AMI да се използват с аналогови драйвери с един край, които имат различни импеданси на покачване/падане и скорости на ръбовете - нещо, което не е естествено част от самата спецификация на IBIS-AMI.