ReqTracer

В този уебинар ще научите как да прилагате едновременни твърдения с помощта на SystemVerilog Assertions (SVA) и ще получите по-задълбочено разбиране за това как те могат да допълнят съществуващите ви методологии за проверка.

Хари Фостър подчертава ключовите констатации от проучването за функционална проверка на изследователската група на Уилсън през 2022 г. и предоставя своята интерпретация и анализ зад днешните нововъзникващи тенденции в проектирането и проверката на ASIC и FPGA.

В този уебинар ще научите как UVM Framework и Questa Verification IP позволяват

създаване на тестбенч за един ден, така че екипът да може да се съсредоточи върху създаването на тестове и затваряне на покритие.

В този уебинар ще разгледаме начини за създаване на мощни тестове за многократна употреба, като скриете сигналите и предоставите на вашите писатели на тестове прокси сървър, който им позволява веднага да започнат да пишат тестове.

В този уебинар ще научите как да създавате тестбенч транзакции и класове компоненти, които лесно се отстраняват грешки и се използват повторно. Допълнителни правила са показани за кода SystemVerilog за предотвратяване на често срещани грешки.

В този уебинар ще научите, че SystemVerilog има много динамични типове данни и масиви. Ще ви бъде показано кои от тях да изберете за табла с резултати, редки памет, хеш масиви, тестове и др.

В този уебинар научете как можете да моделирате хардуерни регистри до битово ниво или да изградите сложни типове данни, които съдържат комбинация от различни елементи като логика с 4 състояния, цели числа с 2 състояния, реални числа и изброени типове.

В този уебинар ще научите как да създавате класове за UVM транзакции, известни още като елементи на последователността. Също така ще ви бъде показано къде са създадени и използвани в тестбенч и с какъв клас трябва да започнете.

В този уебинар ще се научите да създавате класове за UVM последователности, съдържащи една или повече транзакции, как тестовият клас стартира последователност и как транзакциите преминават към и от последователността в останалата част от тестбенка.

В този уебинар ще научите двата от най-често срещаните проблеми, когато резултатите от решаването на ограничения не съответстват на вашето намерение: как се прилагат правилата за оценка на изразите на Verilog и вероятността за въздействие върху избора на стойности на решението.

В този уебинар ще научите промените в UVM 1800.2 от UVM 1.2 и 1.1d, за да можете да бъдете готови да приемете новия стандарт. Ще разгледаме ключовите допълнения в UVM 1800.2 и какво има в новата UVM Cookbook.