EDA платформа за проверка на IC и оптимизация на DFM

Броят на проверките на правилата за проектиране не само се е увеличил, но и типовете проверки и операциите са нараснали драстично, подхранвайки необходимостта от повече и по-бързи изчисления, като същевременно запазват точността и точността.

Плътните и йерархични оформления, нарастващата сложност на веригата и сложните правила за леярство означават стартиране и отстраняване на грешки на LVS и паразити, за да се гарантира, че предсказуемостта на веригата може да бъде отнемащо време и ресурсоемко начинание.

Увеличаването на сложността на дизайна и повишеният фокус върху надеждността на всички нива на проектиране на чипове, от IP до пълен чип, правят точната и пълна проверка на проблемите с надеждността на IC от съществено значение, но предизвикателство.

Оптимизацията на DFM помага на дизайнерите да балансират мощността, производителността и площта спрямо производителността, но последователното прилагане на множество стратегии за оптимизация често е трудна и взискателна задача.

Дизайнерите трябва да управляват и навигират между множество инструменти за проектиране и проверка през целия поток на проектиране. Ръчните призиви, персонализираният интерфейсен код и липсата на последователна презентация намаляват производителността и еднородността.