Синтез и проверка на високо ниво

Платформата за синтез на високо ниво (HLS) и проверка (HLV) на Siemens подобрява вашия ASIC и FPGA дизайн и поток за проверка в сравнение с традиционния RTL. Използването на C++ или SystemC Catapult осигурява водещо качество на резултатите за производителност, мощност и площ, в допълнение към уникалните HLV решения.

HLS & HLV предстоящи събития Библиотека с ресурси на HLS и HLV

ТЕНДЕНЦИИ И ТЕХНОЛОГИИ

RTL дизайнът и проверката са твърде бавни и скъпи

Производителността на RTL, особено за нови и сложни блокове с добавена стойност, е спряла. Предизвикателствата при проектирането и проверката при създаването на нови и нови архитектури, които предоставят предимства в силиций за безжична, 5G, AI/ML, автомобилна обработка или обработка на видео/изображения, не улесняват живота на дизайнерските екипи.

Изследване на архитектурата

Дали хардуерът ви ще бъде ограничен производителността на системата? Избрахте ли правилната фундаментална архитектура на паметта? Или разбрахте само по време на системната интеграция? Синтезът на високо ниво ускорява вашето проектиране на космоса.

Катапултирайте вашия дизайн

Оптимална мощност и площ

Осигуряването на оптимален баланс между производителност, мощност и площ за вашите дизайнерски нужди е трудно. Твърде малко производителност, твърде много мощност или твърде много площ и може да пропуснете продуктов цикъл. Използвайте HLS за по-добро и по-бързо проектиране.

Оптимизирайте вашия PPA

Все още ли отстранявате грешки в RTL?

Откриването на бъгове късно в RTL означава пропуснати възможности, по-малко конкурентен силиций, забавяне на закъсненията и ECO главоболие. Дизайнът и проверката на Catapult HLS осигурява правилни RTL дизайни за първи път, с намалени разходи за сървъри и инструменти.

Намирайте бъгове по-бързо с HLS

Катапултни High-Level Synthesis Solutions

Решенията за синтез на високо ниво на Catapult осигуряват поддръжка на езици C ++ и SystemC, независимост на FPGA и ASIC, оценка и оптимизация на мощността на ASIC плюс най-новото във физически осведомената мулти-VT област и оптимизация на производителността за повишаване на вашия дизайн.

Изображение на продукта Катапулт Fam C плюс 2

C++/SystemC Synthesis

Изчерпателен HLS поток, който приема C ++ или SystemC като вход за проектиране и оптимално насочва ASIC, eFPGA или FPGA реализациите, настроени за честотна и целева технология.

Solutions с ниска мощност

Когато става въпрос за ранно проектиране на космоса, оценка на мощността и оптимизиране за ASIC RTL с ниска мощност, Catapult генерира високоефективен RTL, който е оптимизиран с нашата технология PowerPro под капака.

Векторна графика на катапулт с маркирани части като „ръка“, „противотежест“ и „тригер“.

AI Solutions

Catapult AI подобрява HLS за ускорено проучване на дизайна, анализ на квантизация и прогнозиране на производителността, мощността и площта.

High-Level Verification Solutions на катапулт

Ускорете потока си за проверка на високо ниво (HLV) с известни и надеждни методи, като използвате платформата Catapult HLV. Намалете общото време и разходи за проверка на SoC с до 80%, като използвате проверка на дизайна на високо ниво, кодове/функционално покритие и статични плюс официални методи.

Catapult Coverage

Покритие на кодове, осведомени с HLS, включително поддръжка за изявление, клон, условие, изразяване (FEC) и покритие за достъп до масив плюс функционално покритие, вдъхновено от SystemVerilog, с поддръжка за покривни групи, покривни точки, кошчета и кръстове.

Поток на инструментите за официална проверка на катапулт

Catapult Formal Verification Tools

Официално откривайте грешки, неясноти и проблеми с проектирането на проблеми или грешки в ограниченията на потребителите в началото на процеса на HLS. Дори при разлики във времето и интерфейсите, Catapult Formal позволява проверка и поток за затваряне на покритие.

SLEC System

Проверете правилността на RTL спрямо вашите модели на високо ниво, като използвате SLEC. Позволява доказателство, че спецификацията и изпълнението са идентични въпреки различията в езика, времето или абстракцията.

Проверка на високо ниво

Questa HL-SystemC

Проверката на дизайна на високо ниво с разширяването на Questa HL-SYC помага за премахване на проблеми преди синтеза чрез започване на проверката по-рано в потока.