Анализирайте оптималните сценарии за разделяне на дизайна въз основа на целта на дизайнера. Анализ на осъществимостта на RTL за ранно премахване на физическите проблеми. Оценете PPA в RTL и генерирайте ранен етажен план. Генерирайте обезпечения за всички инструменти надолу по веригата.
Gencellicon Chip Planner е първият инструмент с изместване наляво, позволяващ на дизайнерите да получат задълбочена представа за физическата осъществимост на техния дизайн на много ранни етапи, без да зависят от традиционните инструменти за внедряване. Дизайнерите могат да изследват различни сценарии за етажен план въз основа на идентифицирани показатели, с възможност да извършват анализ какво ако, избирайки най-ефективния сценарий за изпълнение.
Chip Planner е проектиран да предостави възможност за изследване на RTL и предлагане на различни опции за разделяне въз основа на избраните критерии. Новите RTL предялове ще имат съответния SDC генериран автоматично.
Chip Planner предоставя ранен поглед върху физическото изпълнение на дизайна и предоставя анализ какво ако на дизайнерите, за да направят възможно най-добрия избор на етажен план, избирайки един от многото автоматично генерирани етажни планове.
Уникалната проверка на етажния план на Chip Planner позволява на дизайнерите да валидират етажните планове спрямо изчерпателния набор от правила на действителното описание на проекта, за да проверят за несъответствия между RTL, етажния план, разположението на пристанището и маршрутизирането.