Катапултни събития за синтез и проверка на високо ниво

RISC-V: Персонализирайте процесорите за производителност/ефективност. Научете HLS за изграждане и интегриране на копроцесор за извеждане на думи, сравнявайки мощността, производителността и печалбите в областта в този семинар.

Edge AI се нуждае от енергийна ефективност и производителност. Балансирайте с персонализиран хардуер! Научете как HLS преминава от Python към хардуер по поръчка. Изградете AI ускорител за изводите от будни думи и измервайте увеличенията на мощността/производителността на HLS.

Открийте как дизайнерите на електроника могат да използват HLS за внедряване на персонализирани ускорители. Чрез приспособяване на ускорителя към конкретни изводи, той може да надмине готовите графични процесори/TPU, предлагайки намалена консумация на енергия.

Присъединете се към нас в Мюнхен, където техническите сесии, предоставени от партньори, ще бъдат споделени в широк спектър от теми, за да можете да изследвате нови концепции или да се потопите дълбоко в основната си област на опит.

Присъединете се към нас на нашето събитие в Северна Америка, което е специална среда за обмен на идеи, информация и най-добри практики, които ви позволяват да водите във вашата роля и да постигнете успех с клиентите си.

Тази беседа ще опише как да се използва синтез на високо ниво (HLS) за разработване на персонализирани ускорители на AI, насочени към ASIC или FPGA технологията. Научете как можете практически да внедрите изводите за изкуствен интелект във вашите крайни системи.

Вградените системи изискват повече изчислителна мощност, отколкото процесорите могат да осигурят. Хардуерните ускорители предлагат решение. Тази сесия изследва HLS, превръщайки C ++ в RTL за ASICS/FPGA, с реални примери в ML и обработка на изображения.

Този семинар ще обхване синтеза на високо ниво и неговите предимства при производството на хардуерни ускорители бързо и точно. Ще обхванем стъпка по стъпка проектирането и проверката на алгоритъма Wakeword с помощта на HLS.

Разгледайте архитектурата и микроархитектурата на SoftMAX, за да балансирате производителността, площта, ресурсите за крайни изводи. Открийте гъвкави работни процеси за проектиране на FPGA, за да вървите в крак с развиващите се алгоритми.

Тази практическа сесия ще ви запознае с висококачествен синтез, технология, която преобразува C ++ функция в хардуерна имплементация. Ще създадете RISC-V копроцесор и ще го интегрирате в дизайн на Rocket Core.

Открийте висококачествен синтез и неговите предимства при бързото и точно производство на хардуерни ускорители. Ще обхванем стъпка по стъпка проектирането и проверката на алгоритъма Wake Word с помощта на HLS.

Присъединете се към нас, за да проучите възможностите на EDA AI и да видите какво носи бъдещето. Ще обсъдим голямата визия за наличието на специално изградена централизирана EDA AI платформа.

Този семинар ще обхване синтеза на високо ниво и неговите предимства при производството на хардуерни ускорители бързо и точно. Ще обхванем стъпка по стъпка проектирането и проверката на алгоритъма Wakeword с помощта на HLS.

Получете ценна представа за предизвикателствата и решенията на внедряването на ML в хардуера. Разберете как HLS и hls4ml рационализират разработването на хардуерни ускорители, базирани на невронни мрежи, и са от основно значение за бъдещето на индустрията.

User2User е вашата възможност да учите, да се развивате и да се свързвате с други технически експерти, които проектират водещи продукти, използвайки инструментите на Siemens EDA.

Научете как да използвате HLS за конвертиране на C ++ в RTL за ASIC/FPGA, активирайки персонализирани ускорители. Сесията обхваща най-добрите практики на HLS и реални примери в ML и обработката на изображения за вградени системи.

Разгледайте синтеза на високо ниво за бързо и точно създаване на хардуерен ускорител. Ще обхванем RTL дизайна и проверката с алгоритъма Wakeword и ще покажем Catapult AI NN, разширявайки HLS до Python за по-бързо развитие на AI HW.

Присъединете се към нас в DVCon US: посетете нашите кратки семинари, обяд, документи и постерни сесии. Посетете ни в щанд 301, за да научите как Siemens може да ви помогне да създадете по-бързо по-интелигентно бъдеще.

Посетете Siemens EDA, за да се съсредоточите върху практическите приложения на езици, инструменти, методологии и стандарти за проектиране и проверка на електронни системи и интегрални схеми, за да подобрите собствените си потоци.

Посетете Siemens EDA, за да се съсредоточите върху практическите приложения на езици, инструменти, методологии и стандарти за проектиране и проверка на електронни системи и интегрални схеми, за да подобрите собствените си потоци.

Елате да видите основното изказване на Анкур Гупта: Как AI предефинира полупроводниковия дизайн за ръба
Вторник 10 септември в 11:15 ч.

Посетете Siemens EDA, за да се съсредоточите върху практическите приложения на езици, инструменти, методологии и стандарти за проектиране и проверка на електронни системи и интегрални схеми, за да подобрите собствените си потоци.

Посетете Siemens EDA, за да се съсредоточите върху практическите приложения на езици, инструменти, методологии и стандарти за проектиране и проверка на електронни системи и интегрални схеми, за да подобрите собствените си потоци.

Тази беседа ще покаже как HLS може да се използва за бързо създаване и оценка на множество RTL реализации за AI ускорител от едно алгоритмично описание.

Посетете експертите на Siemens за автоматизация на електронния дизайн (EDA) в DAC 2024, 23-27 юни 2024 г. в Сан Франциско, Калифорния.

Търсенето на изчислителна енергия във вградените системи продължава да расте. Преместването на функциите към HW ускорителите е от решаващо значение. HLS автоматизира чрез преобразуване на C ++ функции в HW описания за ASIC или FPGA, повишавайки ефективността в IP и ML.

Посетете нашия информативен урок, обяд, семинари, доклади и постерни сесии и посетете нашия изложбен щанд, за да научите как Siemens може да ви помогне да създадете по-бързо по-интелигентно бъдеще.

Ще покажем как HLS може да се използва за мигриране на специфични функции от 5G L1 стека от SW в HW. HLS може да позволи практически внедряване на 5G, които иначе може да не са възможни.

Този практически клас ще накара участниците да разработят ускорител за изводи, използвайки HLS. Участниците ще получат разбиране за това как да създадат персонализиран ускорител за изводи и ползите, които той може да донесе за вградена система.

Открийте несравнима видимост и прозрения за сложното функционално поведение на AI SoC от екипа на Tessent Embedded Analytics в AIHW, плюс научете как да се възползвате от силата на RISC-V архитектурата за базирани на ASIC и FPGA дизайни.

Catapult и PowerPro имаха доста сесии тази година в DAC, включващи сесия от NVIDIA и друга от Telechips. Използвайте връзките при поискване по-долу, за да разгледате нашите презентации в щанда.

C.E.A. представя методология, която свързва DL рамката с отворен код N2D2 и Catapult HLS, за да помогне за намаляване на процеса на проектиране на хардуерни ускорители, което прави възможно да се върне в крак с новите AI алгоритми.

Телекорабите са проектирали AXI4 master IP, който отговаря на пълните спецификации на AXI4, използвайки C++ HLS, осигурявайки софтуерен достъп до DMA блокове, като същевременно постига висока производителност, използвайки множество изключителни и серийни.

Управление на сложността на внедряването на HEVC енкодер (Kvazaar) на FPGA с Catapult HLS

Д-р Пану Сьовал ще хвърли светлина върху това как са успели да внедрят своя вграден HEVC вътрешен енкодер в реално време на HW с Catapult HLS.

Този уебинар представя проста и стабилна методология за квантизация, базирана на анализ на диапазона на стойностите.

Синтезът на високо ниво беше доста гореща тема в U2U в Северна Америка и Европа. Вижте всички наши сесии на U2U през 2023 г.

На ниво IP интернет доставчик е създаден в рамките на една година, използвайки Catapult, задача, която би била невъзможна с помощта на традиционния RTL. За да намалим зависимостта от дизайнерския опит, въведохме инструмент за DSE, подпомаган от AI.

Научете повече за уебинара „Архитектурни подобрения за ниска мощност и функционална безопасност на ускорителите CNN на потока на данни, използващи HLS“.

Научете как C ++ и SystemC/matchlib HLS е нещо повече от просто конвертиране на SystemC в RTL. Ще обхванем избора на език, изследването на архитектурата, оценката на мощността и оптимизацията, които работят за осигуряване на конкурентен RTL бързо и евтино.

Дизайнерски поток, включително HW/SW съвместен дизайн и HLS, който позволява на разработчиците да мигрират изчислително интензивни функции от SW, работещ на вграден процесор, към базиран на HW ускорител като свободно свързана периферна система, базирана на шини.

Научете как можете да използвате висококачествен синтез, за да преминете от Python към синтезируем RTL, за да разгърнете персонализиран AI ускорител по-бързо и по-лесно, отколкото смятате за възможно.

Корнел въвежда HiSparse: ускорител на умножение с плътно-вектор с рядка матрица. Използвайки както внедряването, така и симулацията на HLS, техните редки ускорители осигуряват обещаващо ускоряване с повишена честотна лента и енергийна ефективност.

FNAL демонстрира, че NN модел на автоенкодер може да бъде внедрен в ASIC, устойчив на радиация, за да се извърши компресия на данни със загуба. Това облекчава проблема с предаването на данни, като същевременно запазва критичната информация на енергийния профил на детектора.

5G стандартите отварят света на разработката на хардуер за всеки, който може да изгради най-добрите, рентабилни продукти. Catapult, Questa и Veloce позволяват интегрирани, надеждни решения за проектиране и проверка за проектиране на 5G система.

、、、、、、„～ ～“、、、）。

В този уебинар ще споделим този нов модел на хардуерен дизайн, задвижван от данни, който произвежда драстично по-добър хардуер и софтуер - строго оптимизирани за конкретни приложения.

Този урок ще демонстрира трансформация на алгоритъма на HLS на примерен алгоритъм от пълна софтуерна имплементация до високопроизводителна, ефективна реализация с комбинация от хардуерни и софтуерни елементи.

Преглед на това какво е HLS и как може да се използва за създаване на специфични за приложението ускорители. Той ще покаже как тези ускорители могат да бъдат интегрирани в процесорна система от хардуерна и софтуерна гледна точка.

HLS прави възможно истинското съвместно проектиране на HW/SW, като позволява точно разделяне

проучване и размяна на функционалности между SW и HW ускорител на

оптимизиране на трафика на шината, използването на паметта и натоварването на процесора.

Приемането на HLS за проектиране на чипове се дължи на нарастващата сложност на проектирането и проверката и времето за пазарен натиск. HLS позволява на дизайнерите да пуснат чиповете си на пазара по-бързо, като съкращават цялостния поток за проектиране и проверка.

Тази беседа ще проучи как HLS може да се използва за предоставяне на данните, необходими за вземане на критични решения за компромис с дизайна, и ще обхване как HLS може да даде възможност за проверка на системата в MBSE поток и как HLS може да смекчи рисковете от веригата за доставки.

За да разберем кой поток Catapult HLS е по-подходящ за нашите нужди в JPL-NASA, ние внедрихме ядро за обработка на изображения на Harris Corner Detector както в неопределено време C ++, така и в синхронизирана SystemC. Ще бъдат представени уроците, извлечени от всеки поток.

Този урок ще подходи към въпроса за качеството на дизайна от уникална гледна точка.

Този семинар ще покаже примерния дизайн, работещ на различни нива на абстракция, изследвайки различните цели за проверка, които могат да бъдат постигнати на всеки етап от процеса на проектиране.

Харвард хвърля светлина върху тяхната гъвкава методология за съвместно проектиране и съвместна проверка на алгоритъм-хардуер, задвижвана от High-Level Synthesis, което им позволи да намалят усилията за проектиране на VLSI от предния клас с порядък.

Тази сесия ще покаже как да създадете различни видове ускорители с помощта на HLS и как да ги интегрирате в конструкциите на RISC-V процесори. Като примери ще бъдат използвани алгоритъм за извеждане на AI и алгоритъм за криптиране.

Разгръщането на алгоритъм в хардуера изисква разбиране на алгоритъма и неговите зависимости от данни. Ще опишем автоматизиран начин да получим тези прозрения от описание на C ++ с автоматизиран път към RTL чрез HLS.

Разгръщането на алгоритъм в хардуера изисква разбиране на алгоритъма и неговите зависимости от данни. Ще опишем автоматизиран начин да получим тези прозрения от описание на C ++ с автоматизиран път към RTL чрез HLS.

Този уебинар демонстрира как човек може да постигне цялостна проверка по-бързо при по-високо ниво на абстракция, но все пак да се прилагат известни и надеждни техники за проверка на RTL.

Презентацията ще даде технически преглед на високо ниво на платформата Catapult HLS, която можете да използвате в бъдещите си проекти, за да ускорите процеса на разработка.

В тази кръгла маса ще обсъдим някои интересни подходи на кодизайна на HW/SW и плюсовете и минусите на тези подходи. Водещ се от Ануп Саха и Ръсел Клайн от Siemens и към него се присъединява Тиери Тамбе от Харвардския университет.

Тази беседа ще се съсредоточи върху силиций за ръба и избора на дизайн, който помага за внедряването на мощни алгоритми за машинно обучение върху малък нискотарифен енергийно ефективен хардуер.

AI е готов да стане повсеместен във вградените системи. Научете как изводите могат да бъдат ефективно разгърнати в устройства с ниска мощност, изчислително ограничени, без да е необходимо да носите със себе си наистина дълъг удължителен кабел.

Основна бележка, обхващаща активиращи технологии — от HLS до кодизайн на хардуерния софтуер, обхващащ миналото, настоящето и бъдещето на процеса на проектиране на силиций, смущенията и най-новите технологични тенденции.