Тъй като дизайнът на полупроводниците става по-напреднал и сложността на SoC нараства, тесните места за проверка могат да забавят графиците и да компрометират качеството на силиция. Второто поколение Verilog-to-LVS (V2LVS) на Calibre въвежда модулна, паралелна архитектура, която драстично ускорява превода на мрежови списъци, намалява използването на паметта до 92% и осигурява подобрена информация за отстраняване на грешки. Новите отчети, обработката на електроенергията/наземната мрежа и подобрения на потребителското изживяване гарантират надеждно, мащабируемо оформление спрямо схематичното сигнализи Тази статия изследва архитектурните иновации и ориентираните от потребителите постижения в новия V2LVS, подчертавайки реалните ползи за клиентите, подобрената ефективност и пътна карта за бъдещи възможности за проверка на цифровия дизайн.
