Предизвикателства в дигиталното внедряване
Управлението на сложността на дизайна, целите за производителност/мощност/област и времето за пускане на пазара са решаващи предизвикателства в съвременния SoC дизайн. Сложността на правилата за проектиране и времето за срещи правят затварянето на дизайна по-предизвикателно от всякога и изисква промяна на парадигмата в местоположението и маршрута.
Постигане на затваряне на ДРК
Широкото използване на технология за многообразно моделиране, EUV литография и клетки със смесена височина усложнява поставянето и маршрутизацията. Необходими са фундаментални промени в технологията за местоположение и маршрути, за да се постигне ефективно закриване на ДРК.
Предоставяне на конкурентна PPA
Пазарът иска интегрални схеми с най-ниско използване на мощност и най-висока производителност. Технологиите за пробив за оптимизация могат да сведат до минимум мощността, като същевременно постигат целите за времето и областта и контролират разходите за развитие
Намаляване на времето за затваряне
Точната оценка на времето след маршрута е по-трудна от всякога с увеличаването на съпротивлението на тела/преминаването. Избягвайте повторения, подобрете PPA и намалете времето за затваряне, като изтеглите детайлната видимост на маршрута по-рано в потока.
Място и маршрут разклаща дигиталния IC дизайн
Технология за внедряване на PowerFirst
Намалете общата консумация на енергия за чувствителни на енергия приложения
Детайлно-ориентиран синтез на маршрута
Реализирайте бързо затваряне на дизайна и решете усъвършенствани предизвикателства за високо проводние/съпротивление на възела
Сертифициран от водещи леярни
Сертифициран от водещи леярни чрез 4 nm и бързо рампинг с 3 nm сертификати
Представяме Aprisa: Софтуерно решение за място и маршрут
Aprisa Платформата за място и маршрут е решение, ориентирано към детайлите, насочено към маршрута, за предизвикателствата на съвременното внедряване на цифрови IC.
